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当年谈到，全球可能常说他们在制造方面逾期，但其确实先进方面，英特尔在当年几年也曾取得了可以的收获。
咱们将恒久拨回到2025年9月，那时CEO黄仁勋作念了一件看似毫意外想的事——向英特尔高兴投资50亿好意思元。在分析东说念主士看来，这笔钱不是用于晶圆制造，也不是用于工艺时代，而是用于封装。
全球市值最高的半导体公司，其GPU险些为全球系数东说念主工智能数据中心提供能源，注目了英特尔（一家股价接近十年低点、代工部门每季度亏蚀数十亿好意思元、晨星评级为“无护城河”的公司），并决定开出一张足以收购4%至5%股权的支票。后续，黄仁勋层告诉媒体，英特尔领有“Foveros的多时代封装才智，这在这里确乎至关紧要”。
东说念主们的第一响应当然是困惑。英特尔？那家在制程节点上逾期了十年的公司？那家连首席财务官我方都承认其代工场客户的高兴订单量“微不及说念”的公司？
几十年来，半导体行业忖度高出的唯一圭臬即是晶体管密度。更小的制程意味着更快、更低廉、更高效的芯片。企业的成败取决于其虚拟制程的才智。英特尔在这场竞赛中最初了40年，但在2015年前后遇到重挫，台积电趁便夺得了霸主地位。
但就在全球关怀制程节点竞赛的时候，发生了这么的事：芯片变得如斯复杂，甚至于莫得哪个单一的制程节点或者无缺地舒安妥代处理器的系数功能。CPU中枢需要最快的晶体管来保证原始时钟频率；GPU阵列需要高密度和高能效来支吾并行责任负载；而I/O划定器、内存接口、安全引擎呢？它们险些无法从顶端晶体管中赢得任何晋升，况兼即便如斯，它们的制变成本仍然高得惊东说念主。在3nm制程下，遐想一颗芯片的成本就突出5亿好意思元。
设想一下盖屋子。你可以用结构钢来搭建系数这个词屋子的框架，包括壁橱和花坛小屋。或者，你也可以只在要道部位（承重墙）使用钢材，其他地方则使用木柴。遵循雷同，成本却低得多。这个比方与基于芯片的遐想颠倒契合：只将开首进（也最不菲）的工艺节点用于那些真实需要的组件，而其他系数组件则使用更低廉、更锻练的工艺节点来制造。
因此，问题不在于谁领有最好的晶体管，而在于谁能最好地翌日自多个来源的异质硅集成到一个可用的单一产物中。
芯片是怎样不再扁平的
在真切了解英特尔的具体时代之前，你需要掌抓三个看法。邻接它们只需要约莫九十秒，但它们将为你邻接后续系数内容奠定基础。
看法一：芯粒
芯粒（chiplet）顾名想义，即是一个功能单一的袖珍芯片，遐想用于与其他封装内的袖珍芯片采集。它不像传统的单芯片遐想那样使用一块遍及的硅芯片来处理系数功能，而是将遐想拆分红多个功能模块，举例 CPU 模块、GPU 模块、I/O 模块和内存划定器模块。每个模块都可以接收最安妥其功能的工艺节点进行制造，然后拼装在一说念。
决策二：2.5D和3D封装
芯粒之间需要互相易讯。在 2.5D 封装中，芯粒比肩罗列在分享基板上，通过微型桥接器横向采集。英特尔称其版块为 EMIB。可以把它设想成诞生相邻的房屋，并用有顶走廊采集起来。在 3D 封装中，芯粒垂直堆叠，相互面对面。英特尔称之为 Foveros。这就像在楼上诞生公寓楼层，楼层之间有电梯井采集。采集更短、更密集、速率更快，但由于散热空间减少，工程难度也更大。
看法3：夹杂键合
当年采集堆叠芯片的才略是使用称为微凸点的微弱焊球。设想一下，将一块乐高积木的底部浸入焊锡中，然后将其压到另一块积木上。这种才略虽然可行，但在小尺寸下使用焊锡会变成错落词语。夹杂键合时代则皆备放置了焊锡。它将两个芯片上的铜焊盘告成战役，并通过名义化学响应和热退火工艺进行键合。铜原子扩散穿过界面，形成一条连气儿的金属旅途。
英特尔的Foveros Direct时代收尾了9微米间距（每平方毫米约12，000个采集），每比特功耗低于0.05皮焦耳。芯片内通讯的功耗约为每比特0.1皮焦耳。夹杂键合时代也曾打破了一个临界点，使得芯片间采集在执行诈骗中与单个芯片里面采集雷同高效。
这将透顶更正芯片遐想的狡计款式。
七年五代更新
自 2018 年以来，英特尔的 Foveros 时代资历了五代发展演变。每一代都科罚了前代时代的特定局限性，最终收尾了互连密度提高 30 倍，能源遵循提高 3 倍。
最初的 Foveros （2020 年，Lakefield 公司）是看法考证：50 微米焊料微凸点，每平方毫米约 400 个凸点，每比特功耗 0.15 皮焦耳。它将一个 10 纳米狡计芯单方面朝下键合到一个 22 层 I/O 芯片上。虽然功能正常，但这种通过芯片供电的款式会产生干涉，划定了间距的进一步虚拟。
Foveros Omni （2023 年，Meteor Lake 架构）通过全向互连 (ODI) 时代科罚了这个问题，该时代通过围绕基片的铜柱来供电。可以将其邻接为增多了外部防火通说念，使里面楼梯间仅供行东说念主通行。这种解耦遐想使得夹杂使用来自不同代工场的芯片成为可能。芯片间距虚拟至 36 微米，并正朝着 25 微米迈进。
Foveros Direct （瞻望2026年上半年在Clearwater Forest工场坐蓐）收尾了代际飞跃：接收铜对铜夹杂键合时代，间距为9微米，互连密度突出12，000个/平方毫米，功耗低于0.05皮焦/比特。第二代产物场地是在2027-2028年傍边收尾3微米间距（约111，000个/平方毫米）。英特尔宣称，其流体自瞄准贴装时代可将蒙胧量晋升10倍。
两种成本优化变体完善了产物组合：Foveros-R （更低廉的 RDL 中介层）和Foveros-B （RDL 加上局部硅桥），两者的场地都是在 2027 年傍边投产。
Panther Lake
四个工艺、两个工场，一个封装
表面虽然好意思好，但产物上市才是要道。英特尔酷睿Ultra系列3的Panther Lake处理器将于2025年底开动出货，并于2026年1月全面上市。它翌日自两家代工场四个不同制程节点的芯片集成到单个封装中。
为什么要将GPU的坐蓐散布到两家代工场？因为经济身分迫使咱们这么作念。台积电的N3E芯片在处理更大领域的并行责任负载时，或者提供更高的密度和遵循。据报说念，投注ppIntel在大尺寸芯片的成本上不具备竞争力，但这种袖珍GPU芯片可以算作英特尔代工场GPU制造考验的学习平台。最终阻隔是：Panther Lake突出70%的芯单方面积由英特尔自主研发，这与Lunar Lake和Arrow Lake的情况千差万别。
这即是夹杂架构理念的现实化体现。每个功能都使用最好节点，不管其设备者是谁。
让单芯片结构过时的数学
假定每平方毫米芯片的弱势率为0.1%，那么100平方毫米的芯片良率约为90.5%。而400平方毫米的芯片良率仅为67%傍边。在5纳米工艺下，关于800平方毫米的单芯片SoC而言，弱势成本占总制变成本的50%以上。
Clearwater Forest 将这种逻辑融会到了极致：12 个袖珍 Intel 18A 芯片（每个芯片 24 个中枢）夹杂粘合到 3 个基础芯片上，外加 2 个 I/O 芯片。整个 17 个芯粒，每个芯粒在拼装前都可以单独测试。
I/O模块在不同产物代际间可以沿用。Clearwater Forest沿用了Xeon的I/O模块。Panther Lake在兼并平台上提供了不同的GPU成就。AMD通过MI300A和MI300X展示了这少许：在兼并封装平台上，用GPU芯片替换了CPU芯片。
位于新墨西哥乡镇奥兰乔的英特尔Fab 9工场是好意思国唯逐个家或者大领域坐蓐3D先进封装芯片的高产能工场。目下，在台积电亚利桑那州工场制造的芯片必须运往台湾进行封装。英特尔副总裁马克·加德纳阐述，英特尔已“将接收台积电CoWoS时代的产物告成移植到咱们的Foveros时代上，皆备莫得进行任何遐想转换。”
良率、成本、速率、供应链韧性，每一项都成心于散布化。它们共同构筑了一说念结构性护城河。
当 47个tiles汇注成一个封装
Foveros厚爱垂直堆叠，EMIB厚爱横向采集。单插槽即可收尾突出5TB/s的内存带宽和petaFLOPS级的AI性能。
三位竞争者，各有上风。
台积电在产能方面占据主导地位。CoWoS芯片瞻望在2025年底达到每分钟8万片的产能，场地是在2026年底达到每分钟13万片。英伟达占据了约60%的份额。SoIC夹杂键合时代自2022年开动出货。产能最初上风为3-4年。
AMD 使用了台积电的产物组合，但也承担了单一供应商的风险。V -Cache 的密度是 2D 芯片的 200 倍。MI300 是一款领有 1530 亿个晶体管的加快器。但 AMD 皆备依赖于单一供应商。
三星在部署方面逾期。尚未推出商用3D夹杂键合逻辑芯片。场地是在2026年收尾4微米以下的制程。代工场商场份额仅为5.9%，而台积电则高达35.3%。
封装算作代工场的进口。
供需计议十分严峻。台积电的CoWoS边幅已排满至2026年。台积电亚利桑那工场坐蓐的芯片必须运往台湾进行封装。英特尔则提供了另一种聘请：位于好意思国新墨西哥州Fab 9工场的先进封装时代（投资突出35亿好意思元）。UCIe圭臬（由英特尔发起，领有100多家搭救者，UCIe 3.0的传输速率为64 GT/s）使芯片互连不再依赖于代工场，从而真实收尾了封装即就业。
商场领域：目下为 460 亿好意思元，到 2030 年将达到 800 亿好意思元。
封装也曾从后台的附庸品变成了策略火器。本钱开销说明了一切。
接下来的计算
Diamond Rapids 的场地是在 2026 年中后期推出：最多 192 个 Panther Cove P 中枢，搭救 PCIe 6.0、CXL 3，TDP 为 500-650W。告成竞争敌手是 AMD EPYC Venice（Zen 6，台积电 2nm）。
据报说念， Nova Lake （2026 年下半年）的狡计单位已在台积电 N2 芯片上完成流片。即使 18A 芯片日趋锻练，英特尔仍将络续接收夹杂代工场模式。
2025 年 12 月的看法演示展示了一种尺寸突出光刻胶尺寸 12 倍的遐想：Intel 14A 上有 16 个狡计单位，18A-PT 上有 8 个基础单位，24 个 HBM5 堆叠，面积接近 10，296 平方毫米。封装，而不是光刻时代，决定了系统层面的可能性。
回来
当年十年，商场对英特尔的评价一直局限于单一视角：制程时代的施行力。而就这一规划而言，英特尔的发达并不尽如东说念主意。10nm工艺的延误、7nm工艺的贫困、以及失去苹果公司，都印证了这少许。
但这种说法假定制造上风只是取决于晶体管密度。事实并非如斯。至少当今不是了。2026 年的要道问题是：谁能从任何来源获取硅，以近乎零性能损失的款式将其堆叠成三维结构，并在单个封装中委用一个可用的系统？
英特尔是地球上唯逐个家或者同期作念到这一切的公司。
台积电坐蓐最好的晶体管，并在夹杂键合工艺量产方面最初，但它并不遐想芯片。AMD遐想的芯片颠倒出色，但皆备依赖单一供应商。三星有发展晶圆代工的弘愿，但目下还莫得商用的3D夹杂键合逻辑产物。英伟达遐想了寰宇上最紧要的AI加快器，但在制造和封装方面都必须依赖其他供应商。
英特尔遐想芯片，自主坐蓐，领有最泛泛的封装产物组合，为外部代工场封装芯片，并运营着好意思国唯一的高产能3D封装工场。这种良性轮回也曾开动运转：里面产物考证了封装时代的锻练度，锻练的产物蛊惑了外部客户，每个客户都分管了研发成本，更优的经济效益为下一代产物的研发提供了资金。
秉持学术诚信，就必须以钢铁般的意识力来支吾反对意见。以下即是一位灵巧的敌手会忽视的论点。
台积电的产能最初上风是实确实在的。三到四年的夹杂键合产物出货考验意味着其良率学习才智、客户信任度和供应链锻练度，而这些都是英特尔尚未赢得的。比及英特尔收尾量产时，台积电可能也曾最初两代产物了。
英特尔的施行纪录令东说念主质疑。Clearwater Forest 边幅从2025年推迟到2026年上半年。英特尔晶圆代工业务每季度亏蚀数十亿好意思元。首席财务官承认外部业务量“微不及说念”。晨星公司予以英特尔“无护城河”评级。
良率复利是一把双刃剑。单独来看，小块tile的上风在数学上可能并不明显，尤其是在拼装损失率较高的情况下。
对英特尔而言，他们无需在封装方面超越台积电，只需达到充足好、供应充足且位于合适的国度即可。CoWoS 的瓶颈是结构性的，而非暂时的。况兼，好意思国封装所濒临的地缘政事压力正在加重，而非虚拟。
咱们以为，有三件事值得关怀：
造作一：Clearwater Forest 的良率阐述。淌若英特尔在 2026 年下半年之前无法在 17 芯片架构上收尾经济可行的良率，那么封装护城河表面将受到骨子性削弱。密切关怀出货量、平均售价趋势以及 Diamond Rapids 的过程信号。
造作二：外部客户数目。英伟达的交往要到2027年底才能委用。淌若英特尔在2026年底前无法晓示至少两项价值数十亿好意思元的特地封装契约，那么这个论点进展太慢。CoWoS的划定窗口并非永远性的。
造作三：台积电在亚利桑那州的封装。淌若台积电将先进封装时代引入亚利桑那州，英特尔的地域上风将大幅虚拟。密切关怀台积电的本钱开销走漏。
客不雅的论断是：英特尔打造了一款真实唯一无二的产物。Foveros Direct 近乎芯片级的性能、Panther Lake 久经稽察的夹杂晶圆代工架构、英伟达的认证以及好意思国脉土制造，都是实确实在的上风。
但财富并不等同于上风。上风需要多年而非几个季度的不竭施行才能赢得。英特尔领有所需的器具，也领有连气儿束缚的客户，商场也裂缝需要它的产物。然而，它尚未展现出那种将策略地位滚动为竞争护城河的、无聊乏味却又无比不凡的运营才智。
封装也曾准备就绪。问题是英特尔是否也准备好了。
*免责声明：本文由作家原创。著述内容系作家个东说念主不雅点，半导体行业不雅察转载仅为了传达一种不同的不雅点，不代表半导体行业不雅察对该不雅点赞同或搭救，淌若有任何异议，宽贷有关半导体行业不雅察。
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